Оффер в YADRO для RTL- и UVM-инженеров за 3 дня

UVM Verification Engineer

Junior / Middle / Senior

Основные задачи

• Разработка и реализация верификационных планов.
• Разработка, интеграция и поддержка автоматизированных тестовых окружений на UVM для IP/SoC.
• Подключение, конфигурация и использование готовых VIP для стандартных интерфейсов.
• Создание тестовых сценариев, тестов и системных стимулов для функционального тестирования.
• Написание SVA и функционального покрытия, анализ результатов.
• Интеграция модульных сред на системный уровень, постановка и поддержка регрессионного тестирования.
• Локализация и анализ ошибок на всех уровнях (от блока до системы) в сотрудничестве с командами разработки.
• Взаимодействие с архитекторами, RTL-инженерами и программистами для обеспечения качества продукта.

Ожидания от будущего члена команды

• Опыт работы в области верификации цифровых схем или разработки RTL, включая академический опыт.
• Хорошее знание Verilog/SystemVerilog и практический опыт построения тестовых окружений.
• Опыт работы с RTL-симуляторами (VCS, Xcelium, QuestaSim).
• Навыки написания и отладки скриптов для автоматизации задач (Python/Perl/TCL/Shell).
• Опыт работы в Linux-окружении и с системами контроля версий (Git).
• Понимание основ цифровой схемотехники и принципов функциональной верификации.
• Знание английского языка на уровне чтения технической документации и ведения переписки на технические темы.

Будет плюсом

• Опыт работы с высокоскоростными интерфейсами (1G Ethernet, PCIe, SATA, USB, DDR3) и/или VIP для них.
• Использование формальной верификации.
• Умение работать с FPGA Xilinx.
• Знание языков программирования С/С++ или ASM.
• Опыт работы с DPI.
• Знания в области цифровой обработки сигналов (DSP).
• Базовые знания о современных AMBA-интерфейсах (AXI4/5, AHB, AXI-Lite, AXI-Stream).
• Понимание пирамиды тестирования, стратегии покрытия.
• Базовые знания о PyUVM и cocotb.
• Опыт работы с Jira и Confluence.

RTL Design Engineer

Junior / Middle / Senior

Основные задачи

• Разработка сложных функциональных модулей для ASIC на Verilog/SystemVerilog.

Ожидания от будущего члена команды

• Опыт разработки RTL от 2 лет.
• Знание Verilog/SystemVerilog.
• Опыт использования RTL-симулятора от 2 лет (any vendor).
• Опыт использования Linux.
• Знание английского языка на уровне чтения технической документации и ведения переписки на технические темы.
• Опыт работы с системами контроля версий.
• Знание современных интерфейсов (AXI, PAB, AHB).
• Понимание принципов работы с интерфейсами периферии (SPI, UART, I2C, I3C).

Будет плюсом

• Базовые навыки работы с make и скриптовыми языками (Perl/Python/TCL/Shell).
• Опыт программирования на C/ASM.
• Опыт работы с ПЛИС от Altera и/или Xilinx и соответствующим программным обеспечением.
• Опыт разработки блоков помехоустойчивого кодирования.
• Знание стандартов LTE/5G L1.
• Опыт разработки и имплементации алгоритмов ЦОС.
• Опыт использования Python или Matlab/Simulink.
• Понимание методов верификации.

Формат работы

Большинство команд — распределённые, поэтому вы можете работать как удалённо, так и в офисах городов присутствия.

У нас есть офисы в Санкт-Петербурге, Москве, Нижнем Новгороде, Екатеринбурге и Минске. Трудовой договор с сотрудниками мы заключаем по ТК РФ / ТК РБ.